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Auf dieser Seite finden Sie alle Informationen zu den angebotenen Lehrveranstaltungen sowie einen Überblick über interessante Forschungsthemen des Lehrstuhls, an denen Sie im Rahmen einer Abschlussarbeit, eines Moduls oder als Hiwi mitarbeiten können.
Lehrveranstaltungen
Die angebotenen Veranstaltungen werden alle für den Bereich Rechnerkommunikation und Systemnahe Informatik gewertet. Bitte konsultieren Sie die Prüfungs- und die Studienordnung Ihres Studienganges, um zu erfahren, in welcher Form Sie die Leistungen einbringen können.
Bachelor
Master
Abschlussarbeiten und Module
Wir haben ein breites Angebot an Themen für Abschlussarbeiten und Projekt- bzw. Forschungsmodule zur Auswahl. Diese Vorschläge sind sehr eng mit den Forschungsschwerpunkten des Lehrstuhls verbunden und bieten die Möglichkeit, einen guten Einblick in aktuelle Problemstellungen und Lösungsansätze auf dem Gebiet der systemnahen Informatik zu bekommen. Gerne können Sie auch einen unserer Ansprechpartner kontaktieren, um eigene Ideen für ein Thema vorzuschlagen.
Prozessorarchitektur für eingebettete Systeme (Ansprechpartner: Dr.-Ing. Stefan Metzlaff, Dr.-Ing. Jörg Mische)
Im Bereich Prozessorarchitektur beschäftigen wir uns hauptsächlich mit Manycore-Prozessoren für eingebettete Systeme. Deshalb steht nicht nur die Ausführungsgeschwindigkeit im Vordergrund, sondern Energieverbrauch und vorhersagbares Zeitverhalten (sogenannte Echtzeitfähigkeit) spielen eine wichtige Rolle. Ein wichtiges Werkzeug hierfür ist der Manycore-Simulator MacSim, der am Lehrstuhl entworfen und weiterentwickelt wird.
Eine Möglichkeit, Energie in Prozessoren zu sparen, besteht darin, energiehungrige Prozessorkomponenten zu vermeiden. Solche Komponenten sind beispielsweise spekulative Module wie die Sprungvorhersage oder der Cache-Speicher. Da der Verzicht auf spekulative Elemente der Vorhersagbarkeit des Zeitverhaltens ebenfalls zu Gute kommt, lassen sich Energiesparen und Echtzeitfähigkeit durch die Verwendung einfacher Prozessorkerne relativ leicht verbinden. Jedoch reduziert sich dadurch die Ausführungsgeschwindigkeit, was wir durch eine erhöhte Parallelität - also mehr Prozessorkerne - ausgleichen wollen. Im Rahmen des Projekts Reduced Complexity Many-Core (RC/MC) soll sowohl ein derartiger Manycore-Prozessor entwickelt werden, also auch die zugehörigen Techniken und Tools, um eine WCET-Analyse des Systems durchzuführen.
Der MANJAC (Many Java Cores) ist ein Java Prozessorcluster, der in einem großen Maßstab einen möglichen zukünftigen Many-Core-Prozessor emuliert. Auf rund 3,5 Quadratmetern sind 64 FPGA-Boards mit je 6 Prozessorkernen untergebracht, die wiederum 4-fach mehrfädig arbeiten. Der MANJAC soll helfen, Probleme bei der Entwicklung und Skalierung zukünftiger Many-Core-Prozessoren zu erkennen und zu lösen.
Themenvorschläge:
- Entwurf und Implementierung eines nachrichtenbasierten Multicore-Prozessors MA
Ziel dieser Arbeit ist die Entwicklung eines echtzeitfähigen Mehrkernprozessors. Als Basis soll ein existierender IP-Core wie z.B. der NIOS-II von Altera oder der ARM Cortex-M0 dienen. Die einzelnen Kerne sollen dabei nicht mehr über einen gemeinsamen Bus gekoppelt sein. Stattdessen soll ein Network-on-Chip verwendet werden, über das die Kerne untereinander und mit der Peripherie kommunizieren. Die Kernziele dieser Arbeit liegen in der Implementierung und Evaluierung eines solchen nachrichtenbasierten Multicores. Die Arbeit soll anhand eines FPGA-Prototypen zeigen, welche Herausforderungen beim Entwurf eines solchen Prozessors zu bewältigen sind. Dazu sollen die Skalierbarkeit des Entwurfs hinsichtlich Flächen- und Energieverbrauch sowie das Zeitverhalten des NoCs untersucht werden.
Voraussetzungen: VHDL-Kenntnisse, wie sie im Prozessorbau-Praktikum erworben werden.
Ansprechpartner: Dr.-Ing. Jörg Mische, Dr. Florian Kluge
- Energieabschätzung mit VHDL-Modellen von NoC-Routern MA
Es sollen zwei NoC-Router in VHDL implementiert und mit vorgefertigten Rechenkernen zu einem NoC verbunden werden. Ziel ist es, mit geeigneten Tools von Altera die beiden NoC-Modelle hinsichtlich ihres Energieverbrauchs zu untersuchen und eventuell zu optimieren.
Voraussetzungen: VHDL-Kenntnisse, wie sie im Prozessorbau-Praktikum erworben werden.
Ansprechpartner: Dr.-Ing. Jörg Mische
- Erweiterung einer Busschnittstelle für den OpenRISC Prozessor in VHDL FM PM
Der OpenRISC Prozessor ist ein OpenSource RISC Prozessor für eingebettete Systeme und ist als synthetisierbares Hardwaremodell verfügbar. Der Lehrstuhl für Systemnahe Informatik und Kommunikationssysteme setzt diesen Prozessor bereits in verschiedenen Projekten in FPGAs ein: u.A. im Praktikum Echtzeitbetriebssysteme und im Praktikum Eingebettete Systeme. Für den FPGA wurde der OpenRISC Prozessor in einen SoPC integriert in dem verschiedene Komponenten wie Ethernet-Schnittstelle, VGA-Schnittstelle und S(D)RAM-Speicher vom Prozessor verwendet werden können. Um diese Komponenten an den OpenRISC anzuschließen, wurde eine minimale Busschnittstelle des Altera Avalon Busses für den Prozessor entwickelt. Aufgabe dieses Moduls ist es, die einfache Avalon Busschnittstelle um Funktionalitäten wie Burst-Read/Writes zu erweitern, um die Geschwindigkeit des OpenRISC Systems zu optimieren.
Voraussetzungen: Kenntnisse in der Programmierung mit VHDL sowie Interesse an Bussystemen.
Ansprechpartner: Dr.-Ing. Stefan Metzlaff
- Optimierung der echtzeitfähigen Kommunikation in einem Many-Core MA
Wann und wie Anwendungsnachrichten im NoC (Network on Chip) übermittelt werden bestimmt maßgeblich die Ausführungszeit von parallelen Programmen auf der RCMC Plattform. Ziel dieser Masterarbeit ist Heuristiken für die Erstellung von NoC-Kommunikationsplänen mit möglichst geringer maximaler Latenz (Worst-Case Traversal Time - WCTT) zu finden und zu bewerten. Für das Routing der Nachrichten soll auf bekannte echtzeitfähige NoC-Routingprotokolle wie aelite oder DSPIN zurückgegriffen werden.
Voraussetzungen: gute Kenntnisse in der Programmiersprache C/C++ sowie Interesse an harten Echtzeitsysteme und NoCs.
Ansprechpartner: Dr.-Ing. Jörg Mische
- Schnittstelle für den Nachrichtenversand in einem NoC MA
Die Kommunikation mittels Speicherzugriffen lässt sich sehr einfach und effizient mit Hilfe von Load- und Store-Instruktionen realisieren. Bei nachrichtengekoppelten Systemen liegt die effiziente Erzeugung von Nachrichten jedoch nicht dermaßen deutlich auf der Hand. Deshalb soll die Schnittstelle zwischen Prozessor und NoC im Hinblick auf Zugriffsgeschwindigkeit, Echtzeitfähigkeit und Hardware-Verbrauch untersucht werden. Zu untersuchende Varianten sind z.B. verschiedene Implementierungen eines speziellen Message-Passing-Buffers (wie z.B, beim Intel SCC), memory-mapped I/O, direkte Speicherzugriffe (DMA), spezielle Instruktionen, usw..
Voraussetzungen: Grundkenntnisse in Assembler und der Programmierung eingebetteter Systeme, Interesse an NoCs und hardwarenaher Programmierung
Ansprechpartner: Dr.-Ing. Jörg Mische
- Vergleich der Leistungsaufnahme von Befehlsspeicherhierarchien in eingebetteten Systemen BA PM
Eingebettete mobile Systeme wie Smartphones müssen sehr energieeffizient entwickelt werden, um einen optimalen Kompromiss aus Leistung und Akkulaufzeit zu erreichen. In diesen Systemen trägt der Prozessor einen wesentlichen Teil zur Leistungsaufnahme des Gesamtsystems bei. Dabei kann der Energiebedarf des Prozessors, je nach System, zu bis zu 50% auf die internen Caches zurückgeführt werden. Aus diesem Grund werden in besonders energieeffizienten eingebetteten Systemen auch häufig Scratchpad-Speicher verwendet, welche nicht über die energiehungrige Verwaltungsstruktur von Caches verfügen. Ziel dieser Abschlussarbeit ist es verschiedene Befehlsspeicherhierarchien (wie Caches und Scratchpads) bezüglich ihrer Leistungsaufnahme und ihrer Größe auf dem Chip für einen eingebetteten Prozessor zu modellieren und zu vergleichen. Dabei soll unter anderem das Tool CACTI verwendet werden.
Voraussetzungen: gute Kenntnisse in der Programmierung mit C/C++, Interesse für energieeffiziente Prozessoren.
Ansprechpartner: Dr.-Ing. Stefan Metzlaff
- Entwicklung eines PowerPC-Befehlssatzsimulators für einen Manycore-Simulator PM
Der Lehrstuhl für Systemnahe Informatik und Kommunikationssysteme forscht seit Jahren an echtzeitfähigen Multicores mit bis zu 8 Cores. Um die Forschung auf höhere Kernzahlen auszudehnen, wird zur Zeit ein Simulator für einen Manycore-Prozessor mit 16-64 Cores entwickelt. Dieser Simulator implementiert bereits mehrere Befehlssatzarchitekturen (z.B. TriCore, OpenRISC). Im Rahmen dieser Projektarbeit soll dieser Simulator um ein Plugin für den PowerPC-Befehlssatz erweitert werden. Damit einhergehend soll außerdem die vorhandene C-Laufzeitumgebung auf diesen Befehlssatz portiert werden.
Voraussetzungen: gute Kenntnisse in der Programmierung mit C.
Ansprechpartner: Dr.-Ing. Jörg Mische, Dr. Florian Kluge
- Aufbau eines Frameworks für die Analyse von parallelen Anwendungen MA
Die Bestimmung der maximalen Ausführungszeit (Worst-Case Execution Time - WCET) eines parallelen Programmes auf einem Many-Core ist ein komplexes Problem, welches die WCET jedes einzelnen Tasks und die Kosten für die Kommunikation zwischen den Tasks zu einer Gesamt-WCET kombinieren muss. Dabei müssen aus bei der WCET Analyse der einzelnen Tasks Annahmen über die Kommunikation getroffen werden, weiterhin hängt der Kommunikationsplan von den Ausführungszeiten der Tasks ab. In dieser Masterarbeit sollen diese Teilschritte zu einem iterativen Workflow verbunden werden, um eine sichere WCET für eine parallele Anwendung auf dem RCMC zu bestimmen.
Voraussetzungen: C/C++ Programmierung, Interesse an WCET Analyse und harten Echtzeitsystemen.
Ansprechpartner: Dr.-Ing. Stefan Metzlaff
- Entwicklung eines verifizierbaren Timingmodells für den ARM Cortex-M0 BA PM
Für eine Bestimmung der WCET eines Prozessors mittels statischer WCET Analyse ist eine Modellierung des Zeitverhaltens des Prozessors notwendig. Während der Timingmodellierung wird das Verhalten des Prozessors in der Regel vereinfacht dargestellt. Daher ist es notwendig zu prüfen in wie weit das Verhalten dennoch korrekt abbildet wird und wie hoch die Ungenauigkeiten des erstellten Timingmodells sind.
Ziel dieses Projektmoduls ist es ein Timingmodell des ARM Cortex-M0 zu entwickeln und dieses auf Korrektheit und Genauigkeit zu prüfen. Hierzu soll das Timingmodell mit der Implementierung des Prozessors im ManyCore-Prozessorsimulator MacSim des Lehrstuhls verglichen werden. Darüberhinaus, ist auch eine Überprüfung des Zeitverhaltens anhand des ARM Cortex-M0 Prozessors auf einem FGPA geplant.
Voraussetzungen: allgemeine Programmierkenntnisse sowie Interesse an Echtzeitsystemen, Prozessorarchitektur und/oder FPGAs.
Ansprechpartner: Dr.-Ing. Stefan Metzlaff
- Auswertung der Ergebnisse einer automatischen Suche im Parameterraum BA FM
Mit einer automatischen Suche im Parameterraum (Automatic Design Space Exploration, ADSE) können optimale Werte für die Parameter eines Systems bestimmt werden. Selbst wenn es sehr viele Parameter mit vielen möglichen Werten gibt, können genetische Algorithmen schnell Belegungen von hoher Qualität finden. Dabei werden oft mehrere Ziele berücksichtigt. Thema des Moduls oder der Bachelor-Arbeit ist die Auswertung und Präsentation der Ergebnisse einer ADSE. Dazu soll für FADSE ein Modul für weitere Analysen implementiert werden. Es soll anschließend deren Ergebnisse sowie die Ergebnisse der ADSE in einem Bericht anschaulich darstellen. Interessant wäre beispielsweise, welche Parameter einen hohen Einfluss auf die Ergebnisqualität haben.
Voraussetzungen: Java, Englisch, Grundkenntnisse der Statistik; hilfreich wären außerdem HTML und JavaScript
Ansprechpartner: Dr. Ralf Jahr
Echtzeitsoftware und parallele Programme (Ansprechpartner: Dr. Florian Kluge, Dr. Ralf Jahr)
Mit MOSSCA (Manycore Operating System for Safety-Critical Applications) wird ein Betriebssystem entwickelt, das die Ausführung von sicherheitskritischen Anwendungen auf zukünftigen Vielkernprozessoren ermöglichen soll. Die Prozessorkerne in einem solchen System sind durch ein Network-on-Chip (NoC) verbunden, über das sie Nachrichten austauschen können. Grundkonzept von MOSSCA ist die Verteilung von Funktionalitäten auf verschiedene Prozessorkerne. Betriebssystemdienste werden auf dedizierten Betriebssystem-Servern bereitgestellt, die von mehreren Anwendungs-Server gemeinsam genutzt werden können. Grundlage für die Softwarefunktionalitäten auf allen Prozessorkernen bildet ein einheitlicher Microkernel.
Im EU-Projekt parMERASA werden Techniken der Parallelisierung von Echtzeitanwendungen, eine geeignete System-Software und der Multi-Core-Entwurf erforscht. Die Projektarbeit erfolgt in enger Kooperation mit Partnern aus dem universitären Umfeld (TU Dortmund, Université Paul Sabatier Toulouse) und der Industrie (Rapita Systems, Denso Automotive, Honeywell International, Bauer Maschinen).
Themenvorschläge:
- Portierung von parallelen Anwendungen auf den RC/MC FM PM
In mehreren Projekt- oder Forschungsmodulen sollen bekannte parallele Benchmarksuiten (z.B. SPLASH-2, PARSEC) oder spezielle, parallelisiere Algorithmen (z.B. parallelized H264) auf die Simulationsplattform MacSim des nachrichtengekoppelten RCMC Many-Cores portiert werden. Neben der Programmierung und dem Testen der Benchmarks sollen diese (je nach Umfang des Moduls) bezüglich ihrer Charakteristik (z.B. Speicher- oder Kommunikationsbedarf) untersucht werden.
Voraussetzungen: sicherer Umgang mit der Programmiersprache C. Kenntnisse der MPI-Schnittstelle sind von Vorteil.
Ansprechpartner: Dr.-Ing. Jörg Mische, Mike Gerdes, Dr.-Ing. Stefan Metzlaff
- Entwurf eines Frameworks zur Implementierung echtzeitfähiger Ein-/Ausgabeserver MA PM
Ein-/Ausgabefunktionalitäten werden in MOSSCA ebenfalls von dedizierten ServerKnoten bereitgestellt. Diese Knoten sind direkt mit der entsprechenden Hardware-Komponente verbunden. Die Ein-/Ausgabeoperationen unterliegen gegebenenfalls harten Zeitschranken. In dieser Arbeit soll ein allgemeines Framework entworfen werden, auf dessen Basis dann spezielle I/O-Server entwickelt werden können. Das Framework soll es erlauben, für Ein-/Ausgabeoperationen Garantien hinsichtlich der maximalen Ausführungszeit bzw. Latenz zu geben (eine echtzeitfähige Implementierung des eigentlichen Treibers wird vorausgesetzt). Weiterhin sollen mögliche Optimierungen untersucht werden, die sich bei der Ausführung von Anwendungen unterschiedlicher Kritikalitätsstufen ergeben.
Voraussetzungen: gute Kenntnisse in der Programmierung mit C.
Ansprechpartner: Dr. Florian Kluge
- Untersuchung von echtzeitfähigen parallelen Programmen BA MA
Für die Untersuchung von echtzeitfähigen parallelen Programmen für eingebettete Multi-Core Prozessoren bieten wir diverse Abschlussarbeiten an. Die Ergebnisse können im EU-Projekt parMERASA weiter Verwendung finden.
Bei Interesse an Themen aus diesem Gebiet können wir je nach Bedarf ein entsprechendes Thema ausgeben.
Voraussetzungen: Für diese Arbeit sind Vorkenntnisse im Bereich Echtzeit von Vorteil.
Ansprechpartner: Mike Gerdes
- Implementierung eines Parsers für die OSEK Implementation Language (OIL) FM PM
OSEK/VDX ist ein Standard für Betriebssysteme im automotive Bereich. Um das Betriebssystem den jeweiligen Anwendungsszenarien anpassen zu können, werden verschiedene Parameter wie Tasks (Anzahl, Prioritäten, …) und Alarme (Zeitpunkt, Aktion, …) konfiguriert. Dies geschieht mittels der OSEK Implementation Language (OIL). Ziel der Arbeit ist es, einen Parser zu schreiben, der eine oil Datei einliest, auf Korrektheit prüft und anschließend eine Konfigurationsdatei (C Source + Header) für ein am Lehrstuhl verwendetes Many-core Betriebssystem erstellt.
Voraussetzungen: Kenntnisse in der Programmiersprache C; Kenntnisse im Bereich (eingebettete) Betriebssysteme sind von Vorteil.
Ansprechpartner: Christian Bradatsch
- Portierung eines CAN Stacks für ein Many-core OS FM PM
AUTOSAR (AUTomotive Open System ARchitecture) ist eine weltweiter Standard für Automotive Systeme. Es spezifiziert u.a. eine Betriebssystem Komponente und einen CAN Stack. Arctic Core ist eine Open Source Implementierung der AUTOSAR Spezifikation. Ziel der Arbeit ist es, den CAN Stack für ein am Lehrstuhl verwendetes Many-core Betriebssystem zu portieren.
Voraussetzungen: Sicherer Umgang mit der Programmiersprache C; Kenntnisse im Bereich (eingebettete) Betriebssysteme und AUTOSAR sind von Vorteil.
Ansprechpartner: Christian Bradatsch
- Implementierung verschiedener Schedulingverfahren für ein Many-core OS BA MA
Das am Lehrstuhl verwendete Many-core OS läuft aktuell mit einem Fixed Priority (FP) Scheduling. Dabei wird jeder Prozessor Kern unabhängig von den anderen Kernen lokal ge-scheduled. Ziel der Arbeit ist es, ein oder mehrere weitere Scheduling Verfahren (EDF, Pfair) in das OS zu integrieren und gegen das vorhandene FP Scheduling zu vergleichen.
Voraussetzungen: Sicherer Umgang mit der Programmiersprache C; Kenntnisse im Bereich (eingebettete) Betriebssysteme sind von Vorteil.
Ansprechpartner: Christian Bradatsch
Generic Timing Model (Ansprechpartner: Dr. Florian Kluge, Mike Gerdes)
Cyber-Physical Systems (CPS) zeichnen sich durch eine starke Integration von physikalischen Prozessen mit eingebetteten Rechnern, die diese Prozesse steuern, aus. Berechnungen und physikaklische Prozesse bilden eine Rüuckkopplungsschleife und interagieren miteinander mittels Sensoren und Aktuatoren. Die Berechnungen in CPS sind im Allgemeinen reaktiv und müssen sich in ihrem zeitlichen Verhalten den physikalischen Prozessen anpassen. Um zukünftige CPS zu verbessern, soll der physikalische Zeitbegriff als semantische Eigenschaft von Programmen in den Entwicklungsprozess integriert werden. Am Lehrstuhl wird dazu ein Metamodell, das Generic Timing Model (GTM) entwickelt, mit dem die zeitlichen Eigenschaften und Anforderungen eines CPS formal modelliert werden können. Mittels spezieller Nutzenfunktionen können diese Eigenschaften und Anforderungen anschaulich visualisiert werden.
Themenvorschläge:
- Echtzeitmodelle in Forschung und Praxis PM
Echtzeitsysteme zeichnen sich dadurch aus, dass die Korrektheit eines Programms nicht nur von funktionalen Eigenschaften abhängt (Berechnung eines korrekten Ergebnisses), sondern auch von nicht-funktionalen Eigenschaften, insbesondere dem Zeitverhalten. Dazu muss das Einhalten gewisser Zeitschranken garantiert werden. Je nach Anwendungsfeld können diese Zeitschranken mehr oder weniger flexibel gehandhabt werden. Während bei sicherheitskritschen Anwendungen das Verpassen einer Zeitschranke katastrophale Folgen haben kann (z.B. verfrühtes/verspätetes Auslösen eines Airbags), führt es bei Multimedia-Anwendungen allenfalls zu Einbußen im Komfort. In diesem Projekt soll eine Übersicht über existierende Timing-Modelle für Echtzeitsysteme erstellt werden. Diese Modelle sollen dabei möglichst einheitlich und vergleichbar dargestellt werden. Außerdem soll ihr Bezug zu existierenden Safety-Standards untersucht werden. Die Ergebnisse des Projekts sollen in einem Abschlussbericht so aufbereitet werden, dass sie als Basis für eine Studie zu Echtzeitmodellen im industriellen Umfeld dienen können.
Ansprechpartner: Dr. Florian Kluge, Mike Gerdes
- Anwendung von GTM auf das echtzeitfähige Protokoll Flexray PM
- Anwendung von GTM auf Video-Streams PM
- Modellierung des Zeitverhaltens einer Open-Source-Motorsteuerungseinheit mit GTM PM
- Visualisierung von Zeitverhaltensmodellen FM
- Vergleich von GTM mit Modellierungssprachen MA
Transactional Memory für sicherheitskritische Systeme (Ansprechpartner: Dr.-Ing. Stefan Metzlaff, Sebastian Weis)
Transaktionaler Speicher (Transactional Memory, TM) ist ein Konzept zur Kontrolle von kritischen Abschnitten in parallelen Programmen. TM bildet die Idee von Datenbanktransaktionen, welche den Transaktionen Atomarität, Konsistenz und Isolation zusichern, auf das Speichermodell eines Prozessors ab. TM vereinfacht die Programmierung von parallelen Programmen z.B. durch die Transaktionssemantik der kritischen Abschnitte und garantiert Verklemmungsfreiheit (deadlock freedom).
Sicherheitskritische Systeme erfordern die zeitliche Vorhersagbarkeit der Anwendung sowie dessen fehlertolerierende Ausführung. Im Rahmen der Forschung am Lehrstuhl wird untersucht wie sich TM für ein deterministisches Zeitverhalten von parallelen Echtzeitanwendungen und die Fehlererkennung, -isolation und -behebung einsetzen lässt.
Themenvorschläge:
- Fehlererkennung und -behebung mit Hardware Transactional Memory MA
Ziel der Masterarbeit ist es eine bestehende Hardware Transactional Memory Implementierung (HTM, wie z.B. AMD ASF oder Intel TSX) so zu erweitern, dass Fehler in der Ausführung von Programmen (z.B. durch Strahlung, Temperaturschwankungen) erkannt und behoben werden können. Hierzu werden verwundbare Programmabschnitte redundant ausgeführt und deren Ergebnisse mittels der HTM mechanismen verglichen. Für die Implementierung und die Validierung der HTM-basierten Fehlerbehebung soll ein x86-Architektursimulator verwendet werden.
Voraussetzungen: Gute Kenntnisse der Programmierung mit C/C++, Entwicklung paralleler Programme (z.B. durch die VL Multicore Programmieng erworben), sowie ein Interesse an Prozessorarchitektur
Ansprechpartner: Dr.-Ing. Stefan Metzlaff, Sebastian Weis
- Untersuchung von Antwortzeiten von Transaktionen mit unterschiedlicher Priorität in einem Echtzeitsystem MA PM
Ziel der Arbeit ist eine Laufzeitanalyse von Echtzeit-Tasks mit unterschiedlicher Priorität mittels eines taktgenauen Multicore-Simulators. Die Tasks nutzen dabei TM um globale Daten gemeinsam parallel zu verarbeiten. Im Rahmen der Arbeit soll untersucht werden in welchem Maß Tasks mit geringer Priorität von anderen Tasks beeinflusst werden können. Dazu soll eine am Lehrstuhl entwickelte prioritäts-basierte Hardware Transactional Memory (HTM) Implementierung verwendet werden. Um den Durchsatz von Transaktionen unterschiedlicher Priorität zu erhöhen soll das HTM System optimiert werden.
Voraussetzungen: Gute Kenntnisse der Programmierung mit C/C++, Entwicklung paralleler Programme (z.B. durch die VL Multicore PRogrammieng erworben), sowie ein Interesse an Prozessorarchitektur und eingebetteten Echtzeitsystemen
Ansprechpartner: Dr.-Ing. Stefan Metzlaff, Sebastian Weis
Zuverlässigkeit und Fehlertoleranz (Ansprechpartner: Dr. Bernhard Fechner)
Die IT-basierte Welt wäre ohne zuverlässige und hochverfügbare Rechensysteme undenkbar.Um Zuverlässigkeit und eine hohe Verfügbarkeit zu erreichen, werden Fehlertoleranz-Mechanismen eingesetzt, sodass ein Rechensystem trotz der Anwesenheit von Fehlern in der Lage ist, weiter seine korrekte Funktion zu erbringen.
Die Forschung gliedert sich in zwei Teilbereiche:
- Zum einen Fehlertoleranz-Mechanismen, die innerhalb eines Kerns implementiert werden und dort Fehler erkennen/tolerieren und lokalisieren,
- zum anderen Mechanismen, die auf Many-Core Systeme abzielen, wobei sich Kerne gegenseitig überwachen, Latenzmessungen - auch innerhalb des Network-on-Chip - stattfinden und Parameter aus der Ausführung für eine Analyse herangezogen werden.
Im EU-Projekt Teraflux wird an Techniken der Fehlererkennung auf zukünftigen 1000-Core-Prozessoren geforscht.
Themenvorschläge:
- Implementierung und Evaluierung eines Network-on-Chip Routers MA
In dem EU-Projekt TERAFLUX soll eine neuartige Architektur für zukünftige Computer die auf Datenfluss und Transaktionsspeicher basierent entwickelt werden. Dabei werden in allen Bereichen von Hardware bis zur Software Lösungen erarbeitet, wie mit der massiven Parallelisierung von 1000-Kern Prozessoren und der dafür nötigen Strukturverkleinerung auf Chip-Ebene umgegangen werden kann.
Im Rahmen dieser Masterarbeit soll ein in Router in VHDL implementiert werden, der die Grundfunktionen für die prozessorinterne Komunnikation mittels eines Network-on-Chips bereitstellt. Im Verlauf der Arbeit wird die entstande Basisimplementierung um Fehlerlokaliserungsmechanismen erweiteret, so dass Ausfälle von Verbindungsleitungen im Netz anhand von speziellen Nachrichten erkannt und propagiert werden können.
Voraussetzungen: Spezielle Kenntnisse werden für diese Arbeit nicht gefordert. Ideal für einen schnellen Einstieg in die Masterarbeit sind jedoch erste Erfahrungen im Bereich VHDL/Verilog und FPGAs. Kenntnisse über Kommunikationssysteme (Paketbasierte-Kommunikation, Routing, ect.) sind darüber hinaus von Vorteil.
Ansprechpartner: Arne Garbade, Dr. Stefan Metzlaff
Trust-Techniken für Organic Computing (Ansprechpartner: Rolf Kiefhaber, Nizar Msadek)
Ein "organisches Computersystem" soll sich entsprechend den gewünschten Anforderungen dynamisch und selbstorganisierend den Umgebungsverhältnissen anpassen, das heißt, es soll selbstkonfigurierend, -optimierend, -heilend und -schützend handeln.
Im DFG Projekt OC-Trust werden Trust-Techniken auf Middleware-Level in OC-Systemen untersucht, um damit die Selbst-X Eigenschaften zu verbessern. Dabei wird die Middleware OCµ mit Trust-Techniken zu einer Trust-Enabling-Middleware (TEM) erweitert.
Themenvorschläge auf Anfrage!
Vorschläge für Hiwi-Stellen
Es gibt verschiedene Möglichkeiten, um als studentische Hilfskraft am Lehrstuhl tätig zu werden. Je nach Interesse können Sie entweder bei der Vorbereitung und Verbesserung künftiger Lehrveranstaltungen mitarbeiten oder ein kleines Arbeitspaket aus einem unserer Forschungsbereiche übernehmen. Wenn Sie sich speziell in den Semesterferien etwas Geld verdienen möchten, sollten Sie rechtzeitig einen unserer Ansprechpartner kontaktieren.- Konzeption und Umsetzung einer Wartungsinfrastruktur für den Praktikumsraum HIWI
Ziel dieses Praxismodules ist es eine gut wartbare Infrastruktur für den Praktikumsraum des Lehrstuhles für Systemnahe Informatik und Kommunikationssysteme aufzubauen. Der Raum besteht aus 17 Linux-Rechnern auf denen Ubuntu Linux zum Einsatz kommt; ein zusätzlicher Linux-Server soll Verwaltungsaufgaben übernehmen. Der Aufgabenbereich des Praxismodules beinhaltet die Evaluierung von geeigneten Softwarepaketen (CFEngine, Puppet, Clonezilla, etc) und schlussendlich den Aufbau und die Dokumentation eines funktionsfähigen Systems. Das System soll sowohl das Aufspielen von Images auf neue Rechner, als auch die regelmäßige Wartung existierender Rechner übernehmen. Dabei soll ein besonderes Augenmerk auf Stabilität und kurze Wartungszyklen gelegt werden.
Voraussetzungen: Kentnisse von Netzwerken und der Linux Systemadministration.
Ansprechpartner: Sebastian Schlingmann
Legende:
BA Bachelorarbeit, MA Masterarbeit, FM Forschungsmodul, PM Projektmodul, HIWI Hiwi-Stelle / Praxismodul
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Oberseminar
Termin: Do, 15:45 Uhr (nach Bedarf)
- Sommersemester 2013 - [weitere Informationen]
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- openDLX - [weitere Informationen]